《嵌入式Linux软硬件开发详解——基于S5PV210处理器》——2.2 DDR2 SDRAM芯片

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DDR2 SDRAM与S5PV210的地址线、数据线及控制引脚连接土土法子如图2-7所示。Smart210开发板一共有4片K4T1G084QQ,4片DRAM的连接土土法子不同:第1片的8位数据引脚连接至CPU的Xm1DATA0~Xm1DATA7;第2片的8位数据引脚连接至CPU的Xm1DATA8~Xm1DATA15;第3片的8位数据引脚连接至CPU的Xm1DATA16~Xm1DATA23;第4片的8位数据引脚连接至CPU的Xm1DATA24~Xm1DATA31。还后能 看出,4片DDR2 RAM采用的是并接到同時 组成32位数据总线的土土法子。

本节书摘来异步社区《嵌入式Linux软硬件开发详解——基于S5PV210补救器》一书中的第2章,第2.2节,作者:刘龙,更多章节内容还后能 访问云栖社区“异步社区”公众号查看

上述引脚中,比较特殊的是ODT引脚。ODT(On-Die Termination)的含义为内建核心终结电阻器。所谓的终结,就说 让电路的终端将信号吸收掉,而不需要在电路后面 形成反射,对后面 的信号造成影响。在DDR时代,控制与数据信号的终结在主板后面 完成,每块DDR主板在内存槽的旁边完会有有另有2个 终结电压部分的设计,它主要由一排终结电阻构成。随着SDRAM技术的发展,ODT技术将终结电阻移植到了芯片组织组织结构。主板后面 不再有终结电路,或者DDR2还后能 根据买车人的特点内建大慨的终结电阻,以前还后能 保证最佳的信号波形。ODT技术允许CPU通过配置DDR2 SDRAM的组织组织结构寄存器以及控制ODT信号,来实现对匹配电阻的值及其开关情况的控制,从而实现读、写操作时最佳的信号完整篇 性。在Smart210开发板后面 ,DDR2 RAM芯片的ODT引脚与S5PV210的ODT1引脚连接,信号由S5PV210来控制。

嵌入式Linux软硬件开发详解——基于S5PV210补救器

SDRAM全称为同步动态随机存储器(Synchronous Dynamic Random Access Memory)。原困SDRAM集成度高,单片存储容量大,或者读写传输速率快,在设计嵌入式系统时,总爱 用其作为主存储器(或称为内存)。SDRAM发展至今,经历了SDRAM、DDR、DDR2、DDR3等几代产品,DDR SDRAM是Double Data Rate SDRAM的缩写,是双倍传输速率同步动态随机存储器,较SDRAM传输速率变慢。在SDRAM或DDR RAM定义中,同步是指其时钟频率与CPU前端总线的系统时钟频率相同,或者组织组织结构命令的发送与数据的传输都以它为基准;动态是指存储阵列需用不断的刷新来保证数据不丢失;随机是指数据都不 线性依次存储,就说 自由指定地址进行数据的读写。

Smart210开发板具有4片K4T1G084QQ,共计512MB。在CPU的组织组织结构寻址空间中,字节BYTE(8位)是表示存储容量的唯一单位,而在DDR2 RAM中存储单位为位Bit(1位),K4T1G084QQ的存储容量为1GBit,折合成BYTE为128MB。Smart210开发板设计中K4T1G084QQ采用8位的数据输出土土法子,什么都什么都4片DDR2 SDRAM的数据引脚并接(4×8Bit=32Bit),正好组成S5PV210补救器的32位数据总线淬硬层 。

Smart210开发板使用的是DDR2 SDRAM,型号为K4T1G084QQ,单芯片容量设计为16MBit×8BANK×8I/Os,共128MByte,板载一共4片,总计512MB。注意,芯片组织组织结构的8Bank都不 指该芯片需用占用S5PV210芯片的8个存储块,就说 指SDRAM芯片组织组织结构把128MB容量分成了8块存储区,每块存储区的容量为16Mx8bit。

K4T1G084QQ引脚功能如表2-2所示。

4片DDR2 SDRAM的片选信号nCS引脚连接的皆为S5PV210的Xm1CSn0引脚,即S5PV210的DRAM0控制引脚,从表2-1还后能 看出,DDR2 SDRAM的地址应该是从0x300000结束的连续512MB地址空间。

如图2-4所示,SDRAM组织组织结构是有另有2个 存储阵列,亲戚亲戚.我都都 还后能 把它想象成有另有2个 表格,和表格的检索原理一样,先指定行,再指定列,就还后能 准确找到所需用的存储单元。你这一 表格的整体则称为BANK。DDR2 SDRAM具有8个BANK。对SDRAM的访问,亲戚亲戚.我都都 应该先找到读写地址,还后能 对其进行访问。找到地址的流程为首先指定BANK,或者指定行地址,最后指定列地址。

K4T1G084QQ的地址总线A0~A13连接到S5PV210的Xm1ADDR0~Xm1ADDR13引脚,共14根地址总线,采用的是8位的数据输出土土法子,或者地址总线给出的地址范围为214×8Bit=16MB,K4T1G084QQ的BA0、BA1和BA2引脚为组织组织结构8个Bank的选泽引脚(23=8),连接到S5PV210的Xm1BA0、Xm1BA1和Xm1CSn1/BA2引脚。S5PV210控制对K4T1G084QQ组织组织结构Bank的选泽使用。3条Bank选泽引脚和14根地址总线共完成23×214×8Bit=128MB内存空间的访问。

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K4T1G084QQ采用的是FBGA球形封装,不同于普通的贴片封装。K4T1G084QQ的引脚分布及封装示意图如图2-5、图2-6所示。